QUARTUS15.0和MODELSIM联合仿真

建立工程项目

建立VHDL文件 在左边导航栏FILES中对应看到vhd后缀的文件H:\FPGA\EDA\eda_01\halfadder.vhd；

也可以开始在文本中进行编辑，也可以在本地创建记事本后写入保存后修改后缀为vhd格式，通过导航栏ADD/REMOVE FILES IN PROJECT加入文件

文件导入后进行编译 COMPILE，如果不出现报错信息说明不存在语法错误以及文件目录创建等其他错误，出现连串报错信息时注意去看置顶的红色错误，往往是语法问题。

在上方导航栏中找到PROCESSING-START-START TEST BENCH TEMPLATTE WRITER.建立test bench文件，而后进行编译后可以在工作目录下的simultation-modelsim目录文件夹中找到对应后缀为vht，vho格式的文件

导航栏上TOOLS-RUN SIMULATION-RTL SIMULATIONS 启动RTL仿真，这时如果modelsim联合路径设置无误那么会启动modelsim环境；如果出现报错信息则需要去顶部导航栏ASSIGNMENTS-SETTINGS-SIMULTAION中检查是否信息初始化错误。一般情况下箭头处可能会出现错误需要选择是MODELSIM-ALTERA还是MODELSIM这两个EDA配置；也有可能是MODELSIM路径配置错误，这个主要看下面的第二张图（通过TOOLS-OPTIONS-EDA TOOL OPTIONS进行查看），箭头处是你安装的MODELSIM相关文件的绝对路径。

上面步骤6中第一张图的方框处，如果选中COMPILE TEST BENCH，相当于不需要在MODELSIM环境中进行复杂的操作，直接可以启动modelsim后仿真，但是也要经过下面的系列操作。系统自动生成的test bench 一般是顶层文件名_vlg_tst，例化名是i1，可以将test bench 模块名改为顶层文件名_sim, 例化名改为uut。仿真时间可以不填，然后配置test bench路径，设置后点击add，而后点击OK确认。

那么在modelsim中如何进行配置呢？首先通过RTL SIMULATION启动了modelsim ，之后在MODELSIM环境中顶端导航栏File->New->Project,建立工程输入你的工程名。确认OK后界面出现下面第二张图的情况，通过ADD EXISTING FILES-BROWSE-按住CTRL键同时选中VHT/VHO后缀格式的两个文件导入，导入后进行编译。需要注意的是你创建的VHT文件中对资源没有进行初始化配置，你仍然需要进入文本编辑环境修改或补充相应的代码段来配置信息。点击START SIMULATION 出现下面第五张图情况，选中testbench文件，并右击鼠标，准备simulate；之后出现第六张图，右击我们的testbench文件，选中Add->To Wave-> All items in region 如图7所示；在弹出的波形界面中设置仿真时间，可以根据代码中配置的时间进行配置；回到原来主界面顶部导航栏SIMULATE RUN RUNALL ，之后在波形配置界面点击全局观察可以看到完整的波形。

如果不适用modelsim联合仿真可以在quartus中 file - new - 创建vwf文件，利用quartus自带软件进行仿真。