FPGA入门实验五：多周期移位寄存器

题目要求

1.根据题目要求新建Verilog创建对应的module并生成 symbol,代码如下

//////////////////// 移位寄存器  /////////////////////////
module shift_reg_SIPO(
  RST   ,   // 异步复位， 高有效
  CLK   ,   // 时钟，上升沿有效
  EN    ,   // 输入数据串行移位使能
  IN    ,   // 输入串行数据
  SW1   ,//开关控制移位方向，和LED闪烁的起始方向
  OUT   );  // 并行输出数据
parameter SHLEN = 6;
input RST, CLK, EN, SW1;
input IN;
output[SHLEN-1:0] OUT;
reg [SHLEN-1:0] shift_R;


assign OUT[SHLEN-1:0] = shift_R[SHLEN-1:0];
// 时序逻辑 根据输入使能进行串行移位
// shift_R 会被编译为D触发器
always @ (posedge CLK or posedge RST) begin
  if(RST) 
    shift_R[SHLEN-1:0] <= 0;
  else
    if(EN&&SW1==1) begin // 串行移位的使能有效
      shift_R[SHLEN-1:1] <= shift_R[SHLEN-2:0];
      shift_R[0]   <= IN;
    end
    else if(EN&&!SW1) begin
    shift_R[4:0] =shift_R[5:1];
    shift_R[5]  =IN;
end
    else begin // 使能无效保持不动
      shift_R[SHLEN-1:0] <= shift_R[SHLEN-1:0];
    end
end // always
endmodule

/////////////////// 时间基准计数器  /////////////////////////
module cnt_sync(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [32-1:0] CNTVAL;
output OV;
parameter MAX_VAL = 25_000_000;
reg [32-1:0] CNTVAL;
reg OV;


always @ (posedge CLK) begin
  if(CNTVAL >= MAX_VAL)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end


always @ (CNTVAL) begin
  if(CNTVAL == MAX_VAL)
    OV = 1'b1;
  else
    OV = 1'b0;
end


endmodule   // module cnt_en_0to9

2.创建相应的Bdf文件，将上面的Symbol添加进去，并指派对应的引脚，如下图所示

 其中，SW0为移位寄存器的输入端，SW_1为寄存器的移位方向控制端

3.在tool中观察RTL视图

4.编译、下载工程，通过拨动开关SW0、SW1控制输入数据和移位寄存器的方向。