ASIC/SoC设计
IP/ASIC/SoC设计流程与环境平台
下图是目前行业主流的IP/ASIC/SoC设计流程以及行业认可的EDA技术平台，其中整合了Synopsys、Mentor Graphics以及Cadence公司的相关技术和产品，构成完整的设计流程和方法学。如上图所示，在大规模复杂的ASIC和SoC设计领域，Mentor Graphics公司的仿真验证技术、低功耗优化技术、软硬件协同验证技术、DFT技术、物理验证技术以及硬件仿真器技术都是行业最领先的解决方案，并且成功地应用在广泛的设计实践中。
ASIC/SOC设计：
■ 系统级建模、集成与验证技术：Vista Architect；
■ 系统级功耗分析技术：Vista Power；
■ C/C++高级语言综合技术：Catapult；
■ RTL级低功耗优化技术：PowerPro & SLEC；
■ IP：Mentor Graphics公司的IP技术、产品, 以及PLDA、INVIA、KiloPass、Analog Bits等公司的IP技术、产品；
■ ASIC/SoC高级仿真及验证平台：Mentor Graphics公司的Questa, Cadence Incisive 、Synopsys VCS；
■ SoC设计验证: Mentor公司的Questa CDC, Questa Formal, Questa Codelink等;
■ ASIC逻辑综合: Synopsys 公司Design-Compiler或Cadence公司的RTL Compiler;
■ ASIC时序分析: Synopsys公司的PrimeTime;
■ ASIC测试工具: Mentor公司的DFT;
■ ASIC布线工具: Mentor、Cadence或Synopsys三选一即可;
■ 可制造性设计技术：Mentor公司的DFM平台
■ IC物理验证工具及参数抽取: Mentor公司的Calibre and Calibre xRC;
■ 混合信号IC仿真技术: Mentor公司的 QUESTA ADMS；
■ FPGA设计及作为ASIC原型验证开发工具: Mentor 公司FPGA Advantage;
■ 硬件仿真器(Emulator)：Mentor 公司的Veloce;
■ 集成电路芯片研发数据管理技术：Cliosoft.
系统级建模、集成与验证技术Vista Architect
SystemC是当今系统级设计和验证的主要语言。Vista Architect是一个优秀的SystemC建模及调试工具，提供了强大的硬件和C/C++浏览器和调试器。独一无二的内嵌式浏览器允许设计者高效地在熟悉的硬件调试平台上跟踪C/C++代码。Vista Architect可连接任意的SystemC设计或测试台，插入混合语言内核，充分地提高设计和验证的效率。同时，该解决方案使系统架构师在软硬件设计完成前基于关键参数建立可行的架构，构建虚拟平台，并在此基础上优化架构，获得更短的开发周期和更高的设计成功率。系统级功耗分析技术Vista Power
Mentor Graphics公司的解决方案Vista Power使系统架构师在软硬件设计完成前在搭建的虚拟平台下进行功耗相关的架构优化及分析，从而确保芯片设计在优化架构下满足低功耗要求。C/C++/SystemC高级语言综合技术
Catapult是Mentor Graphics公司研发的高级算法综合技术，它为抽象的C设计规范到高质量的硬件实现提供了一种可行并且简捷的方式，并且迅速为行业领先的用户所采纳。能从C/C++/SystemC自动的产生优化的RTL硬件描述，比传统的RTL方法速度快20倍。Catapult有效地统一了系统设计者和硬件设计者这两个无关的域，对于无线通信、卫星和视频图像处理等领域，这个第二代高级综合工具加速了复杂DSP功能的创建。通过利用系统设计者开发的无定时C++源代码，硬件设计者现在能从C++模型自动创建一个准确的可重复的硬件描述，速度比传统的人工方法快的多。整个流程不容易出错，能针对RTL综合工具和厂商工艺产生精确优化的RTL描述。而且相对于传统的人工RTL方法，通过多个宏结构和接口方案的深层次探测，Catapult允许设计者产生同样甚至更高质量的硬件。FPGA/ASIC中的Intellectual Property (IP)技术
随着设计复杂度的不断提高，同时为了更快地将产品推向市场，IP技术愈来愈受到业界的青睐。
Mentor IP覆盖范围从简单的SoC搭建模块，如通信接口和微控制器，到以太网、USB、PCI-Express和存储应用的完全集成解决方案。
奥肯思公司作为PLDA、INVIA、KiloPass、Analog Bits 、S3 Group等公司在中国的合作伙伴，为国内客户提供PCIe、安全保密、非易失性存储器IP、高性能ADC/DAC以及PLL、SERDES等产品，为应对复杂芯片设计提供了更为全面的解决方案。
ASIC/SoC高级仿真与验证技术
随着SoC设计中采用的技术愈加复杂，验证工程师的规划过程也需不断改进，传统的仿真器已经不能满足日益增长的验证需求，同时常规的测试方法也需要不断改进。基于测试的归划正在被更复杂的跟踪覆盖和断言的验证规划所替代。引起这种变化的原因之一是支持功能覆盖点、断言和测试平台约束规范的SystemVerilog在业界的普及，而另一个重要的原因则是越来越多的约束随机测试平台代替手工编写测试。
QuestaSim是Mentor Graphics公司基于多项行业领先技术、支持业界所有标准、面向复杂大规模IP/ASIC/SoC验证而推出的完整的验证平台，同时QuestaSim也是目前市场上单一引擎的高性能验证解决方案，全面整合了包括测试自动化、ABV以及CDV等在内的最新一代的验证技术，同时QuestaSim也构成Mentor Graphics公司可扩展验证解决方案（Scalable Verification）的重要组成部分。
图示：IP/ASIC/SoC功能验证平台QuestaSim
跨时钟域检查技术
Questa CDC提出了一整套跨时钟域验证解决方案。它可自动识别设计中全部时钟域，能够发现设计中跨时钟域信号的同步器有无缺失，实现针对多时钟电路设计中经常出现的亚稳态等问题的极早发现与修复。同时，利用CDC-FX引擎可在异步时钟域之间信号进行再交错（Reconvergence）验证时，可以提供亚稳态植入功能，对电路是否可以承受亚稳态进行彻底的验证。
形式化属性检查技术
随着SoC复杂度的不断提升，为功能验证带来了前所未有的挑战。因为设计拥有越多的信号个数，可能出现的信号组合就会有爆炸式的增长，所以通过仿真器达到覆盖100%的条件是几乎不可能的，为了解决这一问题，业界提出了形式验证方案。
Mentor公司的Questa Formal形式验证解决方案集成了业界最强大的静态与动态形式验证技术，同时结合了在业界广泛应用的基于断言的验证技术，从而帮助设计与验证工程师快速且可预测地实现时序收敛。Questa Formal可以应用于模块级，也可以用于芯片级，而且替代了传统的testbench与大量的伪随机测试向量。
软硬件协同验证技术
在复杂的SoC系统设计中，进行硬件设计验证、软件设计验证的同时，实现软硬件交互的设计与验证成为缩短设计周期，尽早完成系统设计的关键。
Questa Codelink作为主流的软硬件协同验证（仿真）工具，可以很好的用来在系统设计早期，建立完整的软硬件协同的系统设计验证环境，极大的克服了传统嵌入式系统开发的设计周期瓶颈。
当完成SoC的系统搭建或修改之后，在Questa Codelink软硬件协同验证的环境里就可以自动产生一个虚拟的系统环境，因而可以在一个实际的硬件SoC仿真环境中运行嵌入式软件，SoC设计工程师就可以尽早调试和修复软硬件接口方面的错误，Questa Codelink面向SoC设计的软硬件协同验证能力可以有效避免硬件软件整合方面的问题，确保设计收敛。同时Questa Codelink也为工程师提供比以往任何方法都更多更全面的信息，这包括有关整个SoC硬件信号的足够可观测性及控制性，以及有关软件原始代码(包含C及汇编语言)的运行和调试等，并且通过软件的优化来加速软件运行从而提升整个SoC的性能。
低功耗逻辑优化技术PowerPro
PowerPro是一套自动化RTL级功耗优化解决方案，该方案基于时序分析专利技术识别时钟门控结构并进行优化。PowerPro能够产生包含时钟门控使能逻辑的低功耗RTL设计，同时保留设计者原有代码风格和综合语法。PowerPro的输出文件是经过全面的时序逻辑等效检查验证的，以确保功能没有被修改。低功耗逻辑优化等效性分析技术SLEC
SLEC是基于时序分析专利技术的时序逻辑等效检查工具。SLEC可用于验证人工优化功耗和性能的RTL设计，也可用于全面验证经过PowerPro功耗优化的RTL设计。
SLEC是业界唯一可以进行基于时序结构的逻辑等效性分析工具。
ASIC/SoC逻辑综合技术
市场上的逻辑综合器产品主要为：Synopsys公司的 Design-Compiler与Cadence公司的 RTL Compiler，可选择其一。静态时序分析技术
Synopsys公司的PrimeTime是被业界广泛认可的进行静态时序分析的最权威工具。
随着SoC/ASIC设计技术的迅猛发展，可测性设计（Design-For-Test）逐渐为SoC/ASIC设计流程不可缺少的必要环节，DFT的应用也逐渐变得深入，Mentor Graphics公司作为全球SoC/ASIC设计中DFT领域的领导者，一直以来倡导高质量和低成本(High Quality & Low Cost)的DFT设计理念，并拥有业界最为优秀和完善的全线DFT设计工具，多年来一直居于业界领导地位，引领着EDA行业DFT工具的技术发展方向。
测试综合工具Tessent Scan
Tessent Scan利用友好的图形用户界面引导完成可测性分析并优化测试结构的插入，执行全面的测试规则检查，从而保证在ATPG之前不存在任何遗留的可测性设计问题。该测试综合工具自动插入测试结构电路，支持全扫描或部分扫描的测试逻辑，能够自动识别电路中的时序单元并自动转换成可扫描的单元，并能够把电路中可扫描的单元串接成扫描链，从而大大增强了IC和ASIC设计的可测试性。此外，利用它在设计过程的早期阶段进行可测性分析，测试综合生成和测试向量自动生成之前发现并修改违反测试设计规则的问题，尽可能提高ATPG的效率并缩短测试开发的周期。存储器电路内建自测试生成工具Tessent MemoryBIST
Tessent MemoryBIST是业界应用最广的存储器测试生成工具，可以灵活地在ASIC或IC中自动实现内嵌存储器阵列的RTL级BIST结构。Tessent MemoryBIST支持多种测试算法，并支持用户自定义的测试算法。可以对一个或多个内嵌存储器自动创建BIST逻辑，完成BIST逻辑与存储器的连接，它能够在多个存储器之间共享BIST控制器，实现并行测试，从而显著缩短测试时间和节约芯片面积。另外，它的BIST结构中还包括故障的自动诊断功能，方便了故障定位和开发针对性的测试向量。边界扫描电路生成工具Tessent BoundaryScan
在逻辑综合之前的RTL设计阶段自动生成边界扫描电路和IO管脚的自动插入。为实现自动验证，它还生成一个可用于任何VHDL或Verilog仿真器的测试基准文件；此外，Tessent BoundaryScan形成设计的BSDL模型，为生成ATPG测试向量做准备。为了实现更好的性能可预测性和设计复用，也可以直接插入实现在特定工艺上的边界扫描电路。在SOC测试中，Tessent BoundaryScan还利用IEEE 1149.1边界扫描结构中的自定义指令进行全片的测试管理。组合ATPG生成工具Tessent FastScan
Tessent FastScan是业界最杰出的测试向量自动生成（ATPG）工具，为全扫描IC设计或规整的部分扫描设计生成高质量的测试向量。Tessent FastScan支持所有主要的故障类型，它不仅可以对常用的Stuck-at模型生成测试向量，还可针对transition模型生成at-speed测试向量、针对IDDQ模型生成IDDQ测试向量。此外Tessent FastScan还可以利用生成的测试向量进行故障仿真和测试覆盖率计算。
另外，Tessent FastScan MacroTest模块支持小规模的嵌入模块或存储器的测试向量生成。针对关键时序路径，Tessent FastScan CPA模块可以进行全面的分析。
Tessent TestKompress提供嵌入式压缩引擎的ATPG生成工具
TestKompress的EDT（Embedded Deterministic Test）算法使它在ATPG领域拥有无以伦比的技术优势，它在保证测试质量的前提下显著地（目前可达到100倍，下一版本目标是1000倍）压缩测试向量数目，从而大大提高产品测试速度，降低测试成本。它提供的嵌入式压缩引擎模块是一个通用IP，可以很方便地集成到用户的设计。硬件仿真器技术
硬件仿真器（Emulator），是以硬件形式来进行用户设计的功能模拟。指的是把以HDL形式描述的芯片设计转换成真实的硬件电路来进行功能验证。一方面，通过以真正的硬件电路运行来替代用仿真工具软件运行用户设计的方式，可以实现用户所要求的测试向量仿真加速的需求，即我们通常所说的硬件仿真器的加速模式；另一方面以硬件电路形式存在的芯片设计能够与芯片真实的工作环境相连，从而实现了在芯片真实的工作环境中运行芯片设计，进行最真实的功能模拟的要求，即我们通常所说的硬件仿真器的在线仿真（ICE）模式（In-Circuit Emulation）。
Mentor Graphics公司的Veloce系列硬件仿真器是业界最为优秀和成熟稳定的基于FPGA的硬件仿真器。其所有的系列产品全部基于业界知名的VirtualWires核心专利技术（源自MIT），目前的Veloce正是由享誉业界的第六代的产品VStationPRO（VStationTBX）发展而来。正是基于VirtualWires的技术，Veloce系列硬件仿真器得以长期保持其产品的持续发展性，极大的保护了用户的投资。
FPGA/FPSoC设计技术（ASIC原型验证系统开发与验证技术）
Mentor Graphics面向FPGA/CPLD设计，提供完整的设计平台，包括：设计创建和管理工具HDL Designer、设计仿真与调试环境QuestaSim以及逻辑综合工具Precision Synthesis，覆盖设计创建、仿真验证、逻辑综合、文档创建以及设计管理等方面，是业界最优秀的FPGA设计环境。
HDL Designer是Mentor Graphics公司独有、完善的硬件设计复用、创建和管理环境，广泛地应用在FPGA, 平台化FPGA, 结构化ASIC，ASIC和SOC等多种设计流程中。
QuestaSim是业界最优秀的语言仿真器，它提供最友好的调试环境，是FPGA设计的RTL级和门级电路仿真的首选。它支持PC和UNIX、LINUX平台，是唯一的单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，编译仿真速度业界最快，编译的代码与平台无关，便于保护IP核，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，以及IEEE VITAL 1076.4－95 标准，支持C语言功能调用, C的模型，基于SWIFT的SmartModel逻辑模型和硬件模型。
Precision Synthesis是Mentor Graphics公司新一代的RTL综合器，支持TOP-DOWN设计方法、模块综合、团队设计；支持VHDL、Verilog、EDIF混合设计的逻辑综合与优化。在此基础上引入许多以往用于复杂ASIC设计的先进综合技术和新的高性能时序分析引擎。无边界优化技术克服了传统优化技术中模块边界和寄存器对设计优化造成的障碍，新的时序分析引擎可以实现最复杂时序结构的准确分析。Precision集强大功能和简单易用于一身，帮助设计工程师在最短时间完成高性能的FPGA设计。
ASIC/SoC布局布线技术
Mentor的Olympus-SoC是针对深亚微米，特别是纳米设计技术、制造工艺所开发的ASIC布局布线工具。其最大的特点是引入了DFM（Design For Manufacturing）概念，充分考虑在深亚微米，特别是纳米制造阶段所面临的良品率问题，通过其独到的MCMM（Multi Corner/Multi Mode）综合和布线技术，考虑在制造阶段的各种边界情况，使设计能够快速收敛并达到最佳的结果，并大大提高产品的良品率。
目前Mentor的Olympus-SoC是唯一可以有效解决纳米设计中MCMM问题的布局布线工具。其它工具对MCMM问题的处理还是处于分别解决的阶段，也就是每次只能考虑一种边界情况，并对这种情况进行优化；而多个边界情况同时发生时，只能一个一个的分别解决各种边界，因此设计迭代次数大大增加，并不能够确保设计收敛，且设计的质量也会有所下降。Olympus-SoC还具有目前业界最佳的CTS(Clock Tree Synthesis)技术和Route技术。基于Olympus-SoC良好的算法，其可以处理超大规模的ASIC设计，采用FLAT的布局布线技术，可以实现5百万门规模设计的版图；而采用层次化的技术，则可以处理数千万门的设计。
Olympus-SoC具有良好的接口，可以很方便的嵌入到主流的设计流程中，特别是能够同Calibre DFM工具相集成，通过Calibre DFM工具进一步提高设计的可制造性和良品率。
与其相对应工具的还有Synopsys的IC Compiler、Cadence的SoC Encounter。
混合信号IC仿真技术
Mentor Graphics提供的Questa ADMS是一个混合信号验证平台，集成了模拟、数字、快速SPICE和射频功能验证技术。对模拟电路部分，可以采用标准SPICE仿真器Eldo，快速SPICE仿真器ADiT；对数字电路部分，采用QuestaSim的仿真算法；对于射频部分，采用Eldo RF或Questa ADMS RF仿真算法。Questa ADMS不是将这些工具简单拼起来，它是单独的一个工具，有单一的内核引擎。对数字和模拟电路接口部分的处理，是数模混合模拟技术的关键。QUESTA ADMS根据电路的实际需要，自动在模拟和数字电路之间增加ADC和DAC。采用Questa ADMS进行设计，传统的数字设计流程和模拟设计流程被打散并重新组合，设计师可以在任何阶段对电路进行验证，数字设计和模拟设计通过Questa ADMS组成一个整体。Questa ADMS可以支持VHDL, Verilog，SPICE，VHDL-AMS，Verilog-AMS，SystemVerilog，SystemC 以及C共八种主流设计语言，可以涵盖混合信号设计和验证的整个流程。因此使用Questa ADMS进行设计，方法灵活多变，而工具却只有一个。输入Questa ADMS的设计文件可以只有一个，不管其中的内容是HDL，是SPICE，还是C语言，各种语言可以不被察觉差异地组合到一起，Questa ADMS可以读入，并自动进行处理，给出仿真结果。与其相对应的工具有Cadence的AMS。物理验证及寄生参数提取技术
物理验证主要包含三部分的工作，即DRC（Design Rule Check）、LVS（Layout VS Schematic）和PEX（Parasitic EXtraction）。DRC主要进行版图设计规则检查，也可以进行部分DFM（Design For Manufacture）的检查（比如金属密度，天线效应），确保工艺加工的需求；LVS主要进行版图和原理图的比较，确保后端设计同前端设计的一致性；PEX则主要进行寄生参数的提取，由于在前端设计时并没有或者不充分的考虑金属连线及器件的寄生信息，而这些在设计中（特别是对于深亚微米设计)会严重影响设计的时序、功能，现在要把这些因素考虑进来，用仿真工具进行后仿真，确保设计的成功。
物理验证工具Calibre DRC/LVS，Calibre提供了快速准确的设计规则检查（DRC）、电气规则（ERC）以及版图与原理图对照（LVS）功能。Calibre独到的层次化架构以及多项行业领先的专利技术大大简化了复杂ASIC/SoC设计物理验证的难度。Calibre的核心专利算法兼顾平面式处理技术与层次化处理技术相结合的结构特点。用户不需要针对芯片设计的类型来进行特殊设置。同时也可以根据直观、方便的物理验证结果浏览环境迅速而准确地定位错误位置，并且与版图设计工具之间紧密集成实现交互式修改、验证和查错。Calibre的并行处理能力支持多CPU运算，能够显著缩短复杂设计验证的时间。与其相对应的工具有Synopsys的Hercules和Cadence的Assura。
寄生参数提取工具Calibre xRC，Calibre xRC是全芯片寄生参数提取工具，具有晶体管级、门级和混合级别寄生参数提取的能力，支持多层次的分析和仿真。Calibre xRC为模拟与混合信号SoC设计工程师提供了一个独立于设计风格和设计流程的单一的寄生参数提取解决方案。对于模拟电路或者小型模块的设计工程师来说，Calibre xRC提供高度的精确性以及与版图环境之间的高度集成。对于数字、大型模块以及全芯片的设计而言，Calibre的层次化多边形处理引擎为Calibre xRC提供足够的性能。使用单一的寄生参数提取工具，设计小组可以避免维护和支持多种寄生参数提取工具的昂贵代价。Calibre xRC可以非常方便地在流行的版图环境中通过Calibre Interactive来实现调用。Calibre xRC和Calibre RVE集成在一起实现模拟和数字结果的高效率调试，并且直接在版图或原理图中可视化寄生参数。而CalibreView同原理图工具的集成可以实现设计环境直接重新执行后仿真。与其相对应的工具有Synopsys的StarRC和Cadence的Fire and Ice、Assura。
可制造性设计技术（DFM）
针对深亚微米遇到的问题，Mentor不断的改进Calibre验证平台，提出了一系列的 改进方案。并对不同工艺节点的验证提出了相应的解决办法，并基于Calibre的平台，并融合DFM的技术与理念，开发了一系列完备的DFM技术方案，帮助设计师在设计阶段就考虑生产制造可能带来的问题，从而提高产品良率。如图中所示：Mentor公司完备的Calibre DFM解决方案
其中，Calibre CAA,CFA,LFD,CMP等完成DFM的验证，Olympus亦即Olympus-SoC则是Mentor公司针对65nm/45nm设计的完整IC执行（netlist-to-GDSII）解决方案。