门控时钟
ASIC中使用门控时钟来降低功耗，避免不必要的时钟翻转。但是FPGA存在专用时钟网络，低功耗也不是必须，门控时钟也会导致毛刺等现象。
使用synplify综合，勾选fixed gated clk。该选项会将门控时钟改为时钟使能，即用规模换取时钟同步：
当gated clock之后的触发器太多时，synplify不可能完全同步gated clock。fixed的结果可以在log中查到。
当gated clock不能修正时，很可能gated clock前后形成两个时钟，这时候就靠在implemention中加约束，尽量将关键的时钟放到全局时钟上。全局时钟可以手工例化，但效果很差，会影响到其他部分的布局布线，不建议使用。
当geted clock增加到一定数量时，工具无法满足时序要求。
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