SOC时钟——时钟的属性（时钟偏斜skew、时钟抖动jitter、时钟延迟Latency、时钟转换时间transition等）
SOC时钟——时钟的属性（时钟偏斜skew、时钟抖动jitter、时钟延迟Latency、时钟转换时间等）
一、 时钟skew——时钟相位上的不确定性
1.定义：
skew指同一个时钟产生不同的相位的子时钟，主要和布线、buffer等有关系；
skew永远存在，并且一定程度上会影响电路的时序
2.表现形式：
线延迟：同一个时钟到达各寄存器的的时间不同
buffer延迟：时钟产生经过buffer延迟后的时钟相位存在偏差
3.时钟skew示意图
结构上：
skew计算：
Skew = Tclk2 - Tclk1
波形上：
4. skew分类
全局时钟偏斜 Global Clock Skew：到达芯片或者系统中，在同一始终控制下交换数据的两个存储元件中的任何两个时钟信号之间的最大差值
局部时钟偏斜 Local Clock Skew：两个相邻CSE之间发生时钟偏移
5.skew消除——DLL延迟锁相环
具体参考下面的博客：
SOC时钟——延迟锁相环DLL(Delay Loop Lock)介绍
二、时钟jitter——时钟频率上的不确定性
1. jitter：
是由于晶振、PLL、电源、温度变化等都会造成时钟频率的变化，和布线没有关系。
设计中无法避免，只能在设计中留有一定的margin
2. 表现形式：
频率变化上
占空比变化上，半周期抖动
3.示意图：
4. jitter分类：
4.1 Long-term jitter
- 大量时钟周期内的时钟边沿变化；
- Long term jitter是短jitter的累积的结果，short-term jitter取决于时钟发生器的类型和质量；
- 长期抖动通常会影响系统中距离相等并且需要同步运行的各个模块之间的通信与同步；
4.2 Edge-edge jitter（cycle to cycle jitter）:
- 两个连续时钟边沿的时钟信号变化
- 高速系统设计中，更关注cycle to cycle jitter变化，因为连续的时钟信号变化，才会影响逻辑可用的时间
三、时钟延迟Latency
1. 时钟从时钟源（晶振或者PLL）出发到达触发器时钟端口的延迟，称为时钟延迟
2.分类：
2.1 时钟源延迟（Source Latency）: 插入延迟，intertion delay 是时钟从实际时钟原点到设计中时钟定义点（端口或引脚）的传输时间
2.2 时钟网络延迟（Network Latency）: 时钟信号从定义的点（端口或引脚）的传输，经过缓冲器和连线产生的延迟
四、时钟转换时间Transition
1. 定义：
时钟的上升沿跳变到下降沿或者下降沿跳至上升沿的时间，这个时间实际是会存在的