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cadence allegro 板级仿真记录

分类: 文章 • 2023-11-18 12:33:16

DDR3同组线不同层仿真测试(DQ/DM top层，DQS sig1层)

DQ/DM走顶层，数据选通DQS走SIG1层

1.布线图
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2.未使用ODT模型下的仿真结果

2.1 TOP层信号波形：
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2.2 SIG1层信号波形：

2.3 DQS与DQ信号延迟：（反应过孔的大概延时情况）

3.使用ODT模型下的仿真结果
3.1 TOP层信号波形：
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3.2 SIG1层信号波形：

3.3 DQS与DQ信号延迟：（反应过孔的大概延时情况）

3.DDR 部分时序要求

4.6层PCB层叠结构
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