【3.22】【学习笔记】数字信号处理和FPGA实现——DC部分
.con文件时钟创建时钟模块语法
creat_clock -period 4 -name Llc -waveflow{0 0.4 0.6 1.4} [get_clock clk]
1.指令名称:creat
2.周期:-period 2
3.命名:-name
4.定义波形:waveflow{0 0.4 0.6 1.4},可调占空比
5.指明定义的端口[get_clock clk]
.con文件输入输出延时语法
⑴.set_input_delay -max 0.6 -clock Clk [get_ports A] (positive edge triggered clock)
⑵.set_input_delay -max 0.3 -clock Clk -clock_fall [get_ports A] (negtive edge triggered clock)
⑶.set_input_delay -max 1.2 –clock Clk –add_delay [get_ports A] (Multiple Input Paths)
1.指令名称:set
2.最大延时:-max
3.起始端口:-clock CLK
4.备注:-clock_fall & -add_delay
5.结束端口:[get_ports A]
6.可能会出计算最大延迟的题,注意算上建立时间
7.output delay = 后级 input delay + setup time. 语法与input相同。