摩尔定律的进展以及后摩尔时代的Beyond CMOS器件架构

一、CMOS 发展瓶颈问题：功耗

根据思科互联网商业解决方案集团的预测，截至2020年，全球共有500亿台设备通过网络互联。由于云端[物联网(Internet-of-Things, IoT)和服务器]的出现，使得大数据和即时数据的传输成为目前信息技术发展的主要趋势。然而，即时数据的产生及传输需要同时具备超低功耗以及高性能的器件来实现，且大数据中心需要大量的计算以及内存资源来完成客户端需要的服务及信息。因此，国际器件和系统路线图（International Roadmap of Devices and Systems, IRDS）针对逻辑以及存储芯片，提出要求如下：降低功耗、提高性能、减小面积、降低成本，目的是为了满足大数据、移动物联网以及云端等的应用。

在功耗方面，根据美国数据中心能源使用报告显示，截至到2025年，用于信息基础设施的总电量将是整个美国总能源使用量的三分之一，因此为了促进信息技术的继续发展，急需研究节能即低功耗器件。

在性能方面，晶体管密度增加即性能提升。半个多世纪以来，集成电路产业沿着“摩尔定律”（单个芯片上器件集成度每隔十八个月提高一倍），已经从不足100个晶体管的小型集成电路发展到了超过一百亿晶体管的极大规模集成电路（7纳米制程工艺的A13仿生芯片有85亿个晶体管，而5纳米制程的A14仿生芯片内部将拥有150亿个晶体管）。快速增长的晶体管密度，不仅极大地推动了芯片成本的降低，还促使了芯片运算速度的提升，这都得益于集成电路基本单元——金属氧化物场效应晶体管（CMOS）持续不断的尺寸缩减。截至目前，晶体管尺寸缩减的方式主要包括两种：等比缩减和等效缩减。

最初，摩尔定律能够延续下去的重要原因之一是Dennard等比例缩小原则，即在芯片面积不变的条件下，MOSFET器件通过等比例缩小栅极宽度、沟道宽度等器件尺寸和电学参数，同时保证晶体管性能和尺寸，从而实现晶体管密度的提升，并且工作电压等比例减小，进而能够使得器件在保持功耗不变的情况下获得更高的速度，即能够在原有技术的基础上小幅度改进器件性能推动摩尔定律的发展。直到21世纪初，等比缩减一直是集成电路发展的主流方向。

但是伴随摩尔定律的发展，器件尺寸的不断缩小，基于一维静电势的等比例缩小理论将不再适用。究其原因主要是伴随器件特征尺寸的减小，短沟道效应显著：首先，由于源极与漏极电压部分作用到沟道，造成线性及饱和阈值电压减小；其次，阈值电压对漏端电压的敏感度增加，即漏致势垒降低(Drain Induced Barrier Lowering, DIBL)效应明显；最后是亚阈值摆幅(Subthreshold Swing, SS)的增加。为推进摩尔定律的持续向前推进，各科研单位及公司致力于在以下问题的解决中找到折中的方法，即：短沟道效应问题[要求沟道高掺杂、具备高介电常数的介电层进而实现较小的等效氧化层厚度(Equivalent Oxide Thickness, EOT)]；器件的高性能即具备较高的开态电流(ION)(要求沟道载流子迁移率较高以及低阈值电压)；以及较小的漏电流(要求较高的阈值电压、陡峭 SS 及相对较厚的栅介电层)。即传统绝缘栅介质SiO2逼近其物理极限，如图1（左上插图）所示，传统的等比缩减已不足以为集成电路产业提供指数级增长的动力。此时，等效缩减应运而生。

图1 集成电路工艺技术节点发展趋势图

所谓等效缩减，即通过新兴技术缩减栅极等效氧化层厚度和有效沟道宽度等参数。不仅实现了晶体管整体尺寸的缩减和晶体管密度的增长，还保证了晶体管性能的提升。目前，等效缩减的主要技术包括：
1.源漏应变工程（应变硅(Si)技术于90纳米技术节点被提出，主要工作原理是引入应变Si，提高沟道载流子迁移率）；
2.高介电常数绝缘介质（高介电常数/金属栅技术在45纳米技术节点被提出并应用，主要用于增大栅极电容，进而减小漏电的同时增大开态电流ION）；
3.三维鳍式场效应晶体管（鳍型场效应晶体管(Fin Field-effect Trnsistor, FinFET)器件结构在22纳米技术节点被提出并应用，其主要特点是当沟道足够薄时，栅极可以完全耗尽鳍型沟道内的电荷，实现更好的栅极对输运的控制以及沟道全耗尽，具备开关时间短，电流密度大的优点，且基于FinFET的商用芯片目前已经发展至5纳米技术节点）。
从等比例缩减到三种等效缩减技术，分别是从材料、器件、设计、系统方面进行的优化。根据2017年IRDS预测，上述技术的推动势头将于2025年前后被消耗殆尽。因此，如何在后摩尔时代继续驱动集成电路产业沿着“摩尔定律”向前发展，成为整个行业新的挑战。

图2 CMOS各技术节点对应的器件特征尺寸及驱动电压

目前，制约集成电路尺寸缩减最主要的因素是性能提升与功耗下降之间的矛盾。集成电路芯片的功耗主要由静态功耗和动态功耗两部分组成。所谓静态功耗，即晶体管无翻转时，电源端和接地端之间的非理想通路所引起的功耗；动态功耗则是，晶体管翻转过程中其负载电容充放电所引起的能量消耗。其中静态功耗和动态功耗都与驱动电压呈正相关关系。因此，减小集成电路功耗最主要的办法是：减小驱动电压。

伴随CMOS工艺随摩尔定律向前推进，器件特征尺寸得以不断减小，工作电压不能按比例缩小(图2)，主要是进一步减小会导致静态功耗与动态功耗的增大。并且器件尺寸缩小到10 nm节点时，静态功耗和动态功耗就已经变得可比拟。

如图3所示，目前集成电路产业已经步入亚10纳米工艺技术节点。其驱动电压已经下降至0.7V。根据2017年IRDS预测，通过引入高迁移率沟道材料、三维鳍式场效应晶体管、横向环栅结构和垂直环栅结构等技术仅有望将驱动电压推动至0.55伏，并不足以满足集成电路产业功耗缩减的需求。其主要限制因素为室温条件下无法同比例缩小的SS。此时，驱动电压的等比例缩减将会导致晶体管开关电流比减小，从而引起电路级逻辑混乱。因此，突破玻尔兹曼极限，探索具有陡峭SS的新型低功耗晶体管成为了集成电路产业下一阶段发展的必然需求。

图3 CMOS 驱动电压发展趋势图

二、基于新材料、新的输运机制的Beyond CMOS器件架构

SS作为衡量晶体管开、关态转换速度的性能指标，通常定义为晶体管开启、关闭过程中，沟道电流每变化一个量级所需要的栅端电压变化量。
SS由栅极结构决定的栅端控制系数“m”和载流子输运方式决定的输运系数“n”共同决定。对于MOSFET而言，n受制于玻尔兹曼统计分布，其室温条件下最小值为60 mV/decade。同时，根据栅端控制系数“m”的表达式可知，即使栅氧化层电容无限大时，其栅端控制系数“m”依然大于1。因而，导致了传统MOSFET室温条件下的亚阈值摆幅极限——60 mV/decade。正是因为存在SS的限制，使得传统MOSFET器件，工作电压不能等比例下降，导致功耗问题的出现。

为了降低器件功耗，需要减小器件工作电压VDD的同时尽量减小IOFF。而传统MOSFET器件，由于存在SS的限制则降低VDD的同时会引起IOFF的增大（如图4蓝线所示），进而导致静态功耗的增大。因此为了解决这个问题，实现如图4红色虚线所示的器件性能，即具备陡峭SS。进而在不增加IOFF的前提下减小VDD或者保持VDD不变，使器件具备较高的开态电流与关态电流比(ION/IOFF)。业界提出了基于新材料以及新的输运机制的Beyond CMOS器件架构主要有：隧穿场效应晶体管(Tunneling Field-Effect Transistor, TFET)、压电场效应晶体管(Piezoelectric Field-Effect Transistor, Piezo-FET)以及负电容场效应晶体管(Negative Capacitance Field-Effect Transistor, NC-FET)。

图4 MOSFET 器件尺寸缩小时对应的IDS-VGS 曲线变化示意图