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DDR2 PCB设计规则

分类: 文章 • 2023-11-25 13:35:34

采用单片16bit，1Gb内存颗粒，参考型号为MT47H64M16(1Gb)

DDR2 PCB设计规则

           16bit DDR2内存芯片管脚布局图

DDR2与FPGA的信号连接关系如下表（采用单端DQS信号）:

DDR2 and FPGA pinout table

No.

DDR2 Signal

说明

DDR2 Pin

FPGA End

DDR2 End

I/O Standard

EP4CE40F23C8

Pin
  1.  

DDR2A_CK

 

 

N/A

100Om Diff

Class I 12mA

BANK3、U7
  1.  

DDR2A_CK#

 

 

N/A

BANK3、U8
  1.  

DDR2A_CS#

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、V14
  1.  

DDR2A_CKE

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、W8
  1.  

DDR2A_ODT

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、AB16
  1.  

DDR2A_RAS#

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、W15
  1.  

DDR2A_CAS#

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、AA16
  1.  

DDR2A_WE#

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、V10
  1.  

DDR2A_A0

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、Y17
  1.  

DDR2A_A1

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、Y6
  1.  

DDR2A_A2

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、AB17
  1.  

DDR2A_A3

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、AA4
  1.  

DDR2A_A4

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、AA17
  1.  

DDR2A_A5

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、AA5
  1.  

DDR2A_A6

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、AB18
  1.  

DDR2A_A7

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、AB3
  1.  

DDR2A_A8

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、W17
  1.  

DDR2A_A9

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、Y3
  1.  

DDR2A_A10

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、AB5
  1.  

DDR2A_A11

 

 

N/A

56Om to Vtt

Class I 12mA

BANK4、AB20
  1.  

DDR2A_A12

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、AA3
  1.  

DDR2A_BA0

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、V8
  1.  

DDR2A_BA1

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、U9
  1.  

DDR2A_BA2

 

 

N/A

56Om to Vtt

Class I 12mA

BANK3、Y7
  1.  

DDR2A_DQS0

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AB9
  1.  

DDR2A_DM0

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AA7
  1.  

DDR2A_DQ0

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、Y10
  1.  

DDR2A_DQ1

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AA8
  1.  

DDR2A_DQ2

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AA9
  1.  

DDR2A_DQ3

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、Y8
  1.  

DDR2A_DQ4

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、W10
  1.  

DDR2A_DQ5

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、U10
  1.  

DDR2A_DQ6

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AB8
  1.  

DDR2A_DQ7

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、V11
  1.  

DDR2A_DQS1

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK4、Y13
  1.  

DDR2A_DM1

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AA10
  1.  

DDR2A_DQ8

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AB15
  1.  

DDR2A_DQ9

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、W13
  1.  

DDR2A_DQ10

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AB14
  1.  

DDR2A_DQ11

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AB13
  1.  

DDR2A_DQ12

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AA13
  1.  

DDR2A_DQ13

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AA15
  1.  

DDR2A_DQ14

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、U12
  1.  

DDR2A_DQ15

 

 

50Om to Vtt

ODT75

Class I 12mA

BANK3、AA14
  1.  

RUP

 

 

 

 

 

RUP2, AA19, BANK4
  1.  

RDN

 

 

 

 

 

RDN2, AB19, BANK4

 

DDR2 PCB设计规则：

  • 地址、命令、控制、数据信号皆为点到点连接；
  • 信号分组：数据组、地址/命令组、控制组、时钟组；
  • 单端信号线阻抗控制在50om，差分信号线阻抗控制在100om，蛇形走线平行两线间距25mil以上；
  • 数据组分成2组（每组包括DQ[ ]、DQM、DQS、10个信号），同一组DQS、DM、DQ布线在同一信号平面；数据组与非数据组信号间距25mil以上，组间信号间距10mil以上；数组组内信号参考DQS等长，等长误差+/-10mil以内；
  • CLK差分对等长误差+/-5mil以内，不同CLK差分对等长误差20mil以内。差分对内间距10mil以下，不同差分对间距25mil以上。DQS与CLK等长误差+/-100mil以内；
  • 地址/命令/控制组线径关于CLK等长，等长误差+/-100mil以内，与其他组信号间隔25mil以上，组内间隔10mil以上；
  • 布线遵行3W原则，尽量保证所有信号长度小于5cm；
  • 各组信号尽量分开，避免干扰；
  • Vref布线宽度至少25mil，每个Vref管脚附近放置一个0.1uf电容；
  • Vtt采用隔离覆铜，覆铜块两端至少放置一个4.7uF和220uF的块电容；

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