数字后端3000问——No.1

遇到一个问题，做完Optmize以后，有一个很小的module被删掉了，GUI上面也看不到了，这是什么原因

首先：GUI的显示可以通过Encounter下，Set Prefernce=>Display=>Min. Floorplan Module Size，把该数值设小一点即可看到

如何设完以后还是看不到，那可以采取以下操作：

首先做个formal，看看是不是优化掉了。如果不过，看看它到哪里去了？这个基本不可能，如果formal过了，好，那是工具把它优化掉了。

解决方法如下：

（1）将inst fix住，不让它优化

（2）在生成的spi里面直接去掉这个module，看lvs能不能过，如果formal能过，我相信这样也能过。

顶层设计的时候需要子模块时钟Pin的参数，我不知道该怎么设？可以从子模块的CTS中找到这个值吗？

做完Place，得到latency以后，拿周期减一下，后续根据需要平衡的值，去修改一下

请教下群里的各位，flipchip芯片采用PIO，Core VDD Bump有stack via直接到pwer rail上，在芯片core area区域加core power esd clamp cell，有什么guideline吗？

core Plamp cell是1.5mm*1.5mm至少放一个，而且有最大阻值的要求，但是难以评估，因此把clamp cell接到靠近bump下的PDN高层金属上

在层次化设计中，在模块级的floorplan阶段添加decap cell? 有些什么guide line?

如果不是leakage power sensitive design，建议gate array with decap加的越多越好

为什么保存的网表里看着tiehi单元y端是连着线的，在实际layout界面确看不到连线？

框选Y看是否有飞线，有飞线的话，看net是否是skip route，不是的话，直接重新单route这个net即可

如果是skip route，改atrribute回来，再单route该net

请教一个问题，我现在发现使用的library中decap类型cell, hvt c40的leakage比hvt c35的leakage还要大。请问这是什么原因造成的? 使用的corner是tc85

leakage看25就可以了，高温情况下情况会有反转。关心leakage的时候，通常都是待机状态，芯片温度不会高，所以看tc25就可以了，实际芯片待机也可能到30~40度，一旦芯片正常工作，到85或者更高温度，主体还是动态功耗。所以，leakage的影响有好几样构成，跟沟道温度的关系不大一样，具体要看spice仿真了

sram跟register file内部结构有区别吗？ rf作为存储器比sram有什么优点呢？

区别大着呢，sram通常是存一笔数据，rf是一种计算机结构概念上存储的应用方法。可以比喻为rf是小区停车位，小而快速；sram是停车场。

rf基于用途，sram基于实现，前者可以基于后者实现，也可基于flop综合，亦可基于自己定制cell

sram的数据我需要的时候可以去读写。register的数据通常下一个cycle就取走了

请教一个问题，encounter工具里面我的hard macro的电地线是M4，我在外面用M5，想打V45的孔，之前用过editPowerVia，好像没什么用，为什么呀？

这里有几个问题，

（1）一般macro边界内，会有cell blockage。不允许打via。一般是同层metal引出pin shape，然后打

（2）如果没有，你又非要打，可以打via的时候，指定区域，然后把orthogonal only去掉试试看。并且global connect要设对

离散的ICG，时钟树上的buf,inv为何都加在门控上了（停留在latch的CK端）？门控后面一个都没有，这是为何？

ICG和FF在逻辑上是靠近的，参阅ICG综合原理，这个group FF数量多少，如数量有限，彼此靠近，工具也许认为不需要做subtree

请教下AP layer和RDL层是啥意思？

AP layer就是一层铝走线，用于flipchip设计，RDL称为redistributed layer. RDL用AP layer走

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