fpga中的input delay 该如何利用vivado设置，使用（2）第五天

1、找到时钟报告

2、标题栏的东西就不一一介绍了，主要是知道都有哪些东西，最后会在vivado下面生成timing  窗口。下面的东西就是相对应的命令行。主要就是能通过时序报告了解时序状态和时序路径。从而判断该怎么做。

3、前面就是要要了解都有哪些信息，那么接下来就是该怎么根据时序报告做时序约束了。

首先得知道有几种约束方式？两种。命令约束和图形界面约束。

1、对布线延迟约束。将组合逻辑net delay优化成寄存器里面。

set_property IOB TRUE[get_port Z[*]],通过命令约束。

2、怎么用vivado约束？建议还是理解tcl命令，在vivado的edit timing 里面可以看到生成的时钟命令。这样该怎么约束就心中有数。至于具体怎么做。就不再赘述。

有需要再写