• 使用目的：
  提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。

【 1. 上升沿触发器 】

用两个电平触发D触发器组成的边沿触发器

• 电路结构

• 电路原理

即：

1. 由两个D电平触发器组成（D电平触发器的输出=其输入）
2. CLK=1时，D电平触发器正常工作，CLK=0时，D电平触发器会锁存其变为0前瞬间的输出状态，并保持这个输出状态不变。
3. CLK=0时，CLK₁=1，FF₁正常工作；CLK₂=0，FF₂处于“锁存状态”。
4. CLK=1时，CLK₁=0，FF₁处于“锁存”状态；CLK₂=1，FF₂正常工作；
   此时的FF₂的输入为FF₁的输出，由于FF₁锁存保持输出不变，故FF₂的输出也不变且等于FF₁的输出。

• 真值表

• 时序图

• 总结

输出Q仅在CLK的上升沿时发生改变并改变为与输入D相同的状态(1/0)，其他状态均保持不变。

【 2. 下降沿触发器 】

• 电路结构

• 时序图

• 总结

输出Q仅在CLK下降沿时发生改变并改变为与输入D相同的状态(1/0)，其他状态均保持不变。

【3. 有异步置位、复位端的边沿触发器 】

• 电路结构