xilinx FPGA Clock IP 使用笔记
操作系统 : Windows 10 home basic
软件：vivado 2018.3
1.打开IP Catalog
FPGA Features and Design->Clocking->Clocking Wizard
（1）这里可以选择一下是使用MMCM还是PLL，然后往下拉设置输入频率
(2)设置输出频率
（3）这里要特别注意设置一下时钟模块的复位信号是低电平有效还是高电平有效，正常来说开发板上面的复位按键按下的时候复位引脚是低电平
（4）实例化
vga_clock vga_clk(
// Clock in ports
.clk_in1(sys_clk_in), // input clk_in1
// Clock out ports
.clk_out1(pclk), // output clk_out1
// Status and control signals
.resetn(sys_rst_n));