Verilog实现现在每隔500ms翻转一次

1.第一个.v文件
module counter(clk50M,Rst_n,led);
input clk50M;
input Rst_n;
output reg led; //输出为寄存器型
reg [24:0] cnt ;

//计数器计数进程
[email protected](posedge clk50M or negedge Rst_n)
begin
if(Rst_n1’b0)
cnt<=25’d0;//25位，十进制0
else if(cnt25’d24_999_999)
cnt<=25’d0;
else
cnt<=cnt+1’b1;
end

//led输出
[email protected](posedge clk50M or negedge Rst_n) begin
if(Rst_n1’b0)
led<=1’b1;
else if(cnt25’d24_999_999)
led<=~led; //按位取反
else
led<=led;

end

endmodule

2.编译检查有无错误

3.tb文件
module counter_tb();
reg clk50M;
reg Rst_n;
wire led;

counter uut(
.clk50M(clk50M),
.Rst_n(Rst_n),
.led(led)
);
initial
begin
clk50M=0;
Rst_n=0;
#100 Rst_n=1;
//#1000 $finish;
end
always #10 clk50M=~clk50M;
endmodule

4.编译检查有无错误

5.将tb文件与.v文件串联起来，在setting—simulation
可参考https://zhidao.baidu.com/question/1673729472961774067.html?qbl=relate_question_2

6.RTL simulation及Gate level simulation 看仿真结果

7.pin planner

8.烧录到FPGA板子上连接小灯泡检验结果
本想上传视频 太麻烦了搞不来 最终结果每隔0.5s闪烁一次