(转载)用VCS仿真Verilog时，多维数据显示not load问题及解决方案
问题描述：
在用Verilog声明二位数组时，比如 reg [15:0] data [0:9]，表明声明10个16位数据。
用VCS仿真生成vpd波形文件，然后用DVE查看这个信号时，显示not load，并没有数据信息。对modelsim仿真来说，并没有这个问题。
解决方案：
用 vcs -h 查看所有参数，发现如下
所以用vpd格式保存信号时，在vcs后多加个 +memcbk参数，并在testbench中加上 $vcdplusmemon系统命令，就可以dump查看多维数组
对vcd格式来说，需要在vcs后加上 +memcbk +vcs+dumparrays 。
问题解决
在用Verilog声明二位数组时，比如 reg [15:0] data [0:9]，表明声明10个16位数据。
用VCS仿真生成vpd波形文件，然后用DVE查看这个信号时，显示not load，并没有数据信息。对modelsim仿真来说，并没有这个问题。
解决方案：
用 vcs -h 查看所有参数，发现如下
所以用vpd格式保存信号时，在vcs后多加个 +memcbk参数，并在testbench中加上 $vcdplusmemon系统命令，就可以dump查看多维数组
对vcd格式来说，需要在vcs后加上 +memcbk +vcs+dumparrays 。
问题解决