一、简介

     对于ARM的处理器，中断给处理器提供了触觉，使处理器能够感知到外界的变化，从而实时的处理。本系列博文，是以ARM cortex-A系列处理器，来介绍ARM的soc中，中断的处理。

ARM cortex-A系列处理器，提供了4个管脚给soc，实现外界中断的传递。分别是：

◾nIRQ： 物理普通中断

◾nFIQ: 物理快速中断

◾nVIRQ: 虚拟普通中断

◾nVFIQ: 虚拟快速中断

其中虚拟中断，是为了实现虚拟化而加入的，在这个系列中，不讨论虚拟中断，只介绍物理中断的相关知识。

       在arm的soc系统中，会有多个外设，均有可能会产生中断发送给arm cpu，等待cpu处理。而arm cpu对中断，只提供了2根信号，一个nIRQ，一个是nFIQ。因此就需要有一个中断控制器来作为中间的桥接，收集soc的所有中断信号，然后仲裁选择合适的中断，再发送给CPU，等待CPU处理。如下图所示：

这中间的桥接器件，就是arm公司推出大名鼎鼎的gic，general interrupt controller。

 

gic其实是一个架构，版本历经了gicv1（已弃用），gicv2，gicv3，gicv4。对于不同的gic版本，arm公司设计了对应的gic IP。

◾gic400，支持gicv2架构版本。

◾gic500，支持gicv3架构版本。

◾gic600，支持gicv3架构版本。

       gic的核心功能，就是对soc中外设的中断源的管理，并且提供给软件，配置以及控制这些中断源。当对应的中断源有效时，gic根据该中断源的配置，决定是否将该中断信号，发送给CPU。如果有多个中断源有效，那么gic还会进行仲裁，选择最高优先级中断，发送给CPU。当CPU接受到gic发送的中断，通过读取gic的寄存器，就可以知道，中断的来源来自于哪里，从而可以做相应的处理。当CPU处理完中断之后，会告诉gic，其实就是访问gic的寄存器，该中断处理完毕。gic接受到该信息后，就将该中断源取消，避免又重新发送该中断给cpu以及允许中断抢占。

 

二、中断术语

1、中断状态

对于每一个中断而言，有以下4个状态：

◾inactive：中断处于无效状态

◾pending：中断处于有效状态，但是cpu没有响应该中断

◾active：cpu在响应该中断

◾active and pending：cpu在响应该中断，但是该中断源又发送中断过来

2、中断触发方式

◾edge-triggered: 边沿触发，当中断源产生一个边沿，中断有效

◾level-sensitive：电平触发，当中断源为指定电平，中断有效

3、中断类型

◾PPI：（private peripheral interrupt），私有外设中断，该中断来源于外设，但是该中断只对指定的core有效。

◾SPI：（shared peripheral interrupt），共享外设中断，该中断来源于外设，但是该中断可以对所有的core有效。

◾SGI：（software-generated interrupt），软中断，软件产生的中断，用于给其他的core发送中断信号

◾virtual interrupt：虚拟中断，用于支持虚拟机

4、中断优先级

        因为soc中，中断有很多，为了方便对中断的管理，对每个中断，附加了中断优先级。在中断仲裁时，高优先级的中断，会优于低优先级的中断，发送给cpu处理。当cpu在响应低优先级中断时，如果此时来了高优先级中断，那么高优先级中断会抢占低优先级中断，而被处理器响应。

5、中断号

为了方便对中断的管理，gic为每个中断，分配了一个中断号，也就是interrupt ID。对于中断号，gic也进行了分配：

◾ID0-ID15，分配给SGI

◾ID16-ID31，分配给PPI

◾ID32-ID1019分配给SPI

◾其他

6、中断生命周期

◾start：中断开始

◾generate：中断源产生中断，发送给gic

◾deliver：gic将中断发送给cpu

◾activate：cpu响应该中断

◾deactivate： cpu响应完中断，告诉gic，中断处理完毕，gic更新该中断状态

◾end：中断结束

7、banking

7.1、中断banking

对于PPI和SGI，gic可以有多个中断对应于同一个中断号。比如在soc中，有多个外设的中断，共享同一个中断号。

7.2、寄存器banking

对于同一个gic寄存器地址，在不同的情况下，访问的是不同的寄存器。例如在secure和non-secure状态下，访问同一个gic寄存器，其实是访问的不同的gic的寄存器。

三、GIC（v2）架构

ARM的cpu，特别是cortex-A系列的CPU，目前都是多core的cpu，因此对于多core的cpu的中断管理，就不能像单core那样简单去管理，由此arm定义了GICv2架构，来支持多核cpu的中断管理。

1、GICv2架构

GICv2，支持最大8个core。其框图如下图所示：

在gicv2中，gic由两个大模块组成：

◾distributor：实现中断分发，对于PPI,SGI是各个core独有的中断，不参与目的core的仲裁，SPI，是所有core共享的，根据配置决定中断发往的core。最后选择最高优先级中断发送给cpu interface。寄存器使用 GICD_ 作为前缀。一个gic中，只有一个GICD。

◾cpu interface：将GICD发送的中断信息，通过IRQ,FIQ管脚，传输给core。寄存器使用 GICC_ 作为前缀。每一个core，有一个cpu interface。

◾virtual cpu interface：将GICD发送的虚拟中断信息，通过VIRQ，VFIQ管脚，传输给core。每一个core，有一个virtual cpu interface。图中的virtual interface，是用于支持虚拟中断，本系列不讨论虚拟中断。在这virtual cpu interface中，又包含以下两个组件：

      ◾virtual interface control：寄存器使用 GICH_ 作为前缀
      ◾virtual cpu interface：寄存器使用 GICV_ 作为前缀

GICv2支持中断旁路模式，也就是gic外部的FIQ,IRQ直接接到core的FIQ，IRQ上，相当于gic是不使能的。也就是CFGSDISABLE是有效的，将GIC给无效掉。gicv2，定义了自己的一些寄存器，这些寄存器，都是使用memory-mapped的方式去访问的，也就是在soc中，会留有一片空间，给gic。cpu通过访问这部分空间，来对gic进行操作。

2、中断分组

givc2，将中断，分成了group0和group1。使用寄存器GICD_IGROUPRn来对每个中断，设置组。

◾group0：安全中断，由nFIQ驱动

◾group1：非安全中断，由nIRQ驱动

3、中断号

gicv2，支持最大1020个中断。其中断号分配如下：

4、GIC结构

gic主要包括以下两个组件：

◾distributor

◾cpu interface

4.1、distributor

中断分发器，用来收集所有的中断来源，并且为每个中断源设置中断优先级，中断分组，中断目的core。当有中断产生时，将当前最高优先级中断，发送给对应的cpu interface。

distributor对中断提供以下的功能：

◾全局中断使能

◾每个中断的使能

◾中断的优先级

◾中断的分组

◾中断的目的core

◾中断触发方式

◾对于SGI中断，传输中断到指定的core

◾每个中断的状态管理

◾提供软件，可以修改中断的pending状态

4.2、cpu interface

cpu interface，将GICD发送的中断信息，通过IRQ，FIQ管脚，发送给连接到该cpu接口的core。

cpu interface提供了一下的功能：

◾将中断请求发送给cpu

◾对中断进行认可（acknowledging an interrupt）

◾中断完成识别(indicating completion of an interrupt)

◾设置中断优先级屏蔽

◾定义中断抢占策略

◾决定当前处于pending状态最高优先级中断

5、中断认可

中断认可，是指cpu响应该中断。此时中断状态从pending状态，变为active状态。通过访问GICC_IAR寄存器，来对中断进行认可。

◾GICC_IAR： 认可group0的中断

◾GICC_AIAR: 认可group1的中断

6、中断完成

中断完成，是指cpu处理完中断。此时中断状态从active状态，变为inactive状态。gic中，对中断完成，定义了以下两个stage：

◾优先级重置（priority drop）：将当前中断屏蔽的最高优先级进行重置，以便能够响应低优先级中断。group0中断，通过写GICC_EOIR寄存器，来实现优先级重置，group1中断，通过写 GICC_AEOIR 寄存器，来实现优先级重置。

◾中断无效（interrupt deactivation）：将中断的状态，设置为inactive状态。通过写 GICC_DIR 寄存器，来实现中断无效。

这里为什么要对中断完成，定义2个stage，其实是有考虑的。对于中断来说，我们是希望中断处理程序越短越好，但是有些中断处理程序，就是比较长，在这种情况下，就会使其他中断得到相应，从而影响实时性。

比如当前cpu在响应优先级为4的中断A，但是这个中断A的中断处理程序比较长，此时如果有优先级为5的中断B到来，那么cpu是不会响应这个中断的。

在软件上，会将中断处理程序分为两部分，分为上半部分，和下半部分。在上半部分，完成中断最紧急的任务，然后就可以通知GIC，降低当前的中断处理优先级，以便其他中断能够得到响应。在下半部分，处理该中断的其他事情。

在这种机制下，低优先级的中断，不用等待高优先级的中断，完全执行完中断处理程序后，就可以被cpu所响应，提高实时性。

为了实现上述机制，就将中断完成分成了2步。还是刚刚的例子，cpu在响应优先级为4的中断A，当中断A的上半部分完成后，通知GIC，优先级重置（drop priority），GIC将当前的最高优先级中断重置，重置到响应中断A之前的优先级，比如优先级6，那么此时优先级为5的中断B，就可以被cpu响应。最后中断A的下半部分完成后，通知GIC，将该中断A的状态，设置为inactive状态，此时中断A就真正的完成了。

当然，也可以不将中断完成分成2步，就1步。通过控制 GICC_CTLR寄存器的EOImode比特，来决定是否将中断完成分成2步。