FPGA开发（四） PLL实验
本次我们来学习FPGA的PLL，PLL(Phase Locked Loop)俗称锁相环，在很多的单片机中都有，它主要的目的是为了实现倍频和分频，因为我们系统运行的主频率是固定的，如果我们需要其他的频率，那么就需要超频或者降频，此时就需要锁相环实现。 FPGA的PLL是一个硬件模块，是十分重要的资源。本次博主使用的cyclone IV有四个PLL，为外部的端口提供高速的通信时钟。从数据手册中得到PLL的原理图如下
从上图可以看出，每一个PLL可以输出5路信号，信号的频率取决于C0~C5改变取值即可实现输出频率的改变。本次实验实现PLL输出的不同时钟通过FPGA的IO输出。
首先建立工程pll_test，