xilinx 7系列 时钟架构
参考文档ug472.
xilinx 7系列将器件分成不同的时钟区域（clock regions），更具器件的规模，最小从1个时钟区域到最大24个时钟区域。一个时钟区域包含所有的同步元素，包括CLB，I/O，串行收发器，DSP，BRAM，CMT等。不同的时钟区域排布如下图示。
其中，最主要的时钟资源有：CMT（包含一个MMCM和PLL），BUFG，BUFH，BUFR，BUFMR等，其连接关系如下图示：
备注：MRCC和SRCC为外部时钟接入pin脚。
时钟资源连接关系汇总：