LPDDR4 3.3上电，初始化以及掉电流程
3.3 上电，初始化以及掉电流程
在上电，reset状态，为了防止dram有不当的行为，部分MR寄存器有如下默认值。
| 类别 | MRS | 默认值 | 描述 |
|---|---|---|---|
| FSP-OP/WR | MR13 OP[7:6] | 0h00 | FSP-OP/WR使能 |
| WLS | MR2[6] | 0h0 | Write Latency设为0 |
| WL | MR2[5:3] | 0h000 | WL=4 |
| RL | MR2[2:0] | 0h000 | RL=6 nRTP=8 |
| DBI-WR/RD | Mr3[7:6] | 0h000 | 关闭读写的数据翻转 |
| CA ODT | MR11[6:4] | 0h000 | 关闭CA的ODT信号线 |
| DQ ODT | MR11[2:0] | 0h000 | 关闭DQ的ODT信号线 |
| VREF(CA) | MR12[6] | 0h1 | 选择VREF ca的range1 |
| VREF(CA)值 | MR12[5：0] | 0h001101 | 选择VREF ca的值为0.272*VDD2 |
| VREF(DQ) | MR14[6] | 0h1 | 选择VREF ca的range1 |
| VREF(DQ)值 | MR14[5：0] | 0h001101 | 选择VREF ca的值为0.272*VDDQ |
3.3.1上电和设备初始化
接下来所描述的顺序步骤在LPDDR4的上电过程当中都是必须进行的。所有channel需要同步进行上电操作。
- 在上电达到300mv的状态之后（Ta状态），RESET_n降低至0.2VDD2,其他所有的输入信号都需要保持在VILmin到VILmax之间。输出信号需要保持在高阻状态。在Ta之后，VDD1需要时刻比VDD2大，VDD2需要大于VDDQ200mv。
NOTE1：Ta是一个任意电压达到300mv的时刻。
NOTE2：表格4所声明的环境在到达Ta之后以及断电之前都生效。
NOTE3：Tb是所有的供电电源都稳定在设定的范围。
NOTE4: Ta到达Tb的时间需要少于20ms。
NOTE5：VSS和VSSQ引脚的电压差不能超过100mV。 - 在Tb状态之后RESET_n信号需要保持在LOW的状态，在Tb之前，DQ，DMI，DQS_t和DQS_c的电压电平必须在VSSQ和VDDQ之间，以避免电压瞬变导致的短路效应。同样CKE，CK_t,CK_c,CS_n和CA信号需要保持在VSS和VDD2之间。
- 在Tb到Tc时，RESET_n信号需要拉低保持至少tINIT1(200us)。在RESET_n拉高之前的tINIT2（10ns），CKE必须拉低。其他的输入信号不需要关注。
NOTES:图中ZQ_CAL之后的training训练为简化版，具体可根据designer自行决定一些顺序，部分。 - 在Reset_n拉高之后，等待直到tINIT3（2ms）的时间才能拉高CKE。CK必须要在CKE拉高之前tINIT4(5tck)稳定。片选信号在拉高CKE时需要拉低。
- 在CKE拉高之后，等待tINIT5（2us）的时间可以进行MRR和MRW的操作，时钟斌率需要保持在tCKb的定义范围内。一些AC的时序参数要求会比较宽松。
- 在完成MRW的命令，配置好了上下拉，接收的电阻值之后，主控可以发送ZQCAL的命令，进行根据温度电压相关校准VOH电平，输出阻抗。在多个device公用一个ZQ电阻的系统当中，需要注意不能使不同device的CAL时间重叠。在发出ZQCAL start命令之后的tZQCAL(1us min)事件后发送ZQCAL latch命令将电阻值加载到DQ的驱动以及DQ和CA的ODT当中。
- 在tZQLAT（max(30ns,8tck)）时间之后，因为速率太高，需要进行VREFca，CS和CA的training。LPDDR4的device将配置为低速接受模式，且VREFca恢复成出厂设置。直到trainig完成之前高于tCKb速率下的设备操作模式将不起作用。
NOTE:使用CA输入，使用DQ线反馈结果。详细可查询4.25章节。 - 在CA的training之后，主控必须要进行WL。WL 模式由MR2[7]使能。详细描述在4.27章节。在这个模式下能够将DQS_t/_c调节到一个节点—devide可以经由tWL确定的data起始处。
- 在WL之后，DQ系统上内部的VREFDQ，DQS，DQ都需要使用MPC命令校准，MRW调整VrefDQ。LPDDR4的device将配置为低速接受模式，且VREFDQ恢复成出厂设置。直到trainig完成之前高于tCKb速率下的设备操作模式将不起作用。使用MPC读取校准命令与MPC FIFO写入/读取命令一起训练DQ，这部分不会干扰存储器阵列。
- 在Tk这个时间点，LPDDR4已经准备好去干活了。一些其他需要配置的寄存器这时候可以写入。
NOTE1 最小的tCKb测试为18ns
NOTE2 系统的启动速率可能比tCKb大。
3.3.2 电源稳定的复位初始化
以下初始化流程是需要再没有电源中断的情况下进行复位初始化的。
1.当需要**RESET_n时，将此信号拉低至0.2*VDD2。RESET_n至少需要保持tPW_RESET（100ns）时间。CKE可在RESET_n无效之前的最少10ns之前拉低。
2.执行3.3.1的4-10.
3.3.3 断电要求
当掉电时，CKE需要拉低至0.2*VDD2以下，其他所有的输入信号都需要保持在VILmin到VILmax之间。输出信号需要保持在高阻状态。DQ，DMI，DQS_t和DQS_c的电压电平必须在VSSQ和VDDQ之间，以避免电压瞬变导致的短路效应。同样RESET_n,CKE，CK_t,CK_c,CS_n和CA信号需要保持在VSS和VDD2之间。
Tx是有任意电压达到最小值的时间点。
Tz是所有电压都低于300mv的时间点。
3.3.4 不受控制的掉电
在Tx处，当电源降至指定的最小值以下时，必须将所有电源关闭，并且所有供电电容的电流必须为零，系统中剩余的电荷除外。
在Tz之后，设备需要断电。在这期间电源之间的相对电压无法控制，VDD1和VDD2需要以0.5V/us的速度下降。
这种不受控制的断电，设备最多可承受400次。