一.概述

    在Xilinx中的视频数据经常使用AXI4_stream总线传输，同时Xilinx提供了AXI4_stream to video out IP核，可以将AXI4_stream中的视频流转换输出到普通的dvp视频时序输出。

AXI4_stream to video out 模块需要输入视频数据信号和视频时序信号，vtiming_in连接至vtc模块，video_in接口是axi4_stream从机，输入视频流。

如上图视频流数据采用自己编写的ip产生。

二.配置

时钟：可配置AXI4_stream 接口工作在与输出视频时钟异步或同步，通过AXI4_stream to video out核的clock mode设置。如上图即设置为同步时钟模式。

时序：timing mode 配置视频时序的控制模式。master表示VTC模块处于master，即时序由VTC模块产生和控制；slave表示VTC模块处于从机模式，由AXI4_stream to video out核的vtg_ce接口控制VTC模块产生时序。

三、AXI4_stream视频流中的关键信号

ready、valid：从机在时钟上升沿且这两个信号有效时采样像素数据

EOL（end of frame）：行结束信号，必须在每行最后一个像素被采样时EOF为高。EOF在接口中映射到tlast

SOF（start of frame）：帧开始信号，必须在每帧开始的第一个像素被采样时有效，在axi4接口中映射到tuser

 三.AXI4 stream视频流产生模块分享

本人编写的视频流输出IP核，产生8个颜色条的视频信号。可设置分辨率和帧发送间隔时间。

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