数字逻辑实验内容学习笔记二
- VHDL中的中间信号
SIGNAL 是关键字，定义m为中间信号过程。关键字BIT定义了信号的类型，注意信号名称与类型说明之间用冒号分开。第9行的赋值语句中用到了m（y<=m OR c；）,这叫做并行复制语句，表明BEGIN与END之间所有的语句的求值过程是并发的。（信号的性质）
- VHDL描述逻辑电路的进程形式
第9行信号参数a，b只要有一个发生变化，都有一个进程与之对应
第10行 中间量定义必须是变量
变量只能在PROCESS中出现
变量定义语句格式：
VARIABLE 变量名 : 数据类型;
:= 变量赋值符号
STD_LOGIC_VECTOR(1 DOWNTO 0) 1 DOWNTO 0
与后面tmp:=a&b;对应 高位到低位与ab对应
位数是两位 tmp1 tmp2 1 0
信号与变量的区别：
只要加压，信号就有值；
变量在不使用之前没有值，变量的赋值是立即生效的
第18行 tmp 没有赋值的时候
第13 ~ 19行 条件选择语句CASE….WHEN
小结：1.变量的定义使用 变量与信号的区别
2.变量的赋值
3.过程语句