fpga综合脚本tcl分析
1.首先需要设置工艺库
set search_path *********
set link_library *******
set target_library *******
2.将需要综合的文件依次罗列下来，格式
analyze -format verilog 路径.v
analyze -format verilog 路径.v
analyze -format verilog 路径.v
3.设置顶层 elaborate xxx
4.设置时钟，create_clock -name 时钟的名字 -period 多少ns [get_ports clk]