您的位置: 首页 > 文章 > Verilog中$finish和$stop的区别 Verilog中$finish和$stop的区别 分类: 文章 • 2025-01-09 23:07:34 1.$finish的用法 当程序中出现$finish,当仿真到该语句时，会提示要不要退出仿真。如果选是，则仿真结束，退出仿真窗口。 2.stop的用法 2.1 遇到stop暂停 在仿真程序中，我们看到存在一个$stop语句； 此时我们开始仿真，正产仿真时间是1000ns： 但是仿真到$stop语句时，突然出现了暂停； 并且波形仿真时间也到250ns暂停了： 2.2 继续仿真 1）. 此时不要急躁，点击继续仿真icon； 2）. 吃屎tcl窗口出现了继续仿真命令 run -continue： 3）. 然后剩余的750ns得以继续仿真，整个仿真时间也就是1000ns：
