LPDDR4 第四章 4.14带MASK的写操作 4.15 DM和DBI的功能
4.14 mask 写
LPDDR4brust写当中有byte mask的要求的写命令需要使用Masked Write command. 这有利于dram进行大块数据的数据保护。mask命令包括mask_write-1和CAS-2。同一个bank的mask写命令需要间隔tCCDMW（cmd 2 cmd delay mask write）。每个字节通道提供一个数据屏蔽反转（DMI）引脚，并且数据屏蔽反转时序与数据位（DQ）时序匹配。 有关使用DMI信号的更多信息，参考“数据掩码反转”部分。
NOTE2：仅使用于BL16。对于BL32的配置，系统只能插入16bit宽的数据才能。
4.15 DM和DBI功能
LPDDR4 支持DM和DBI功能。细节如下：
a.支持写DM
b.支持写，读的DBI
c.以字节为单位
d.DBI功能在写或者mask写的时候可通过MR3[7]来控制是否关闭。读DBI使能能通过MR3[6]控制
e.mask 写的DM功能可以通过MR13[5]控制
f.LPDDR4每条lane都有一个DMI的信号线。
g.DMI信号是双向的信号，和DQ信号一起被采样。
NOTE1：DMI的信号不需要关注，dram端已经关闭了DMI的接收。
NOTE2：DMI的输出被关闭了。
NOTE3：Masked写命令是不被允许的，因为DM功能被关闭了，这个命令是非法的。
NOTE4：写方向上使能了write dbi，那么。DMI的信号线被认为是DBI的信号，写入的数据反转一个byte。高电平有效。
NOTE5：读方向的DBI使能了，在输出的数据byte当中要是1的个数超过了四个，那么将数据反向，将DBI拉高。
NOTE6：不执行mask操作，在写的时候DMI信号拉低。
NOTE7： 需要一个明确的是masked write。DMI信号被当中DM信号，决定了哪个位需要被屏蔽。当信号为高有效。
NOTE8：LPDDR4 DRAM要求所有屏蔽写操作均具有明确的屏蔽写命令。 如果DQ [2：7]或DQ [10:15]上的“ 1”个数据位的总计数等于或大于5并且DMI信号为LOW，则LPDDR4器件将屏蔽DQ输入上接收的写数据。 否则，LPDDR4 DRAM不会执行屏蔽操作，并将其视为合法的DBI模式； DMI信号被视为DBI信号，并且DQ输入上接收的数据被写入阵列。
NOTE9：DMI作为training pattern，不会执行mask操作，也不会执行DBI操作。
NOTE10：DMI作为training pattern，dram会吐出WR 。
4.14 mask 写
LPDDR4brust写当中有byte mask的要求的写命令需要使用Masked Write command. 这有利于dram进行大块数据的数据保护。mask命令包括mask_write-1和CAS-2。同一个bank的mask写命令需要间隔tCCDMW（cmd 2 cmd delay mask write）。每个字节通道提供一个数据屏蔽反转（DMI）引脚，并且数据屏蔽反转时序与数据位（DQ）时序匹配。 有关使用DMI信号的更多信息，参考“数据掩码反转”部分。
NOTE2：仅使用于BL16。对于BL32的配置，系统只能插入16bit宽的数据才能。
4.15 DM和DBI功能
LPDDR4 支持DM和DBI功能。细节如下：
a.支持写DM
b.支持写，读的DBI
c.以字节为单位
d.DBI功能在写或者mask写的时候可通过MR3[7]来控制是否关闭。读DBI使能能通过MR3[6]控制
e.mask 写的DM功能可以通过MR13[5]控制
f.LPDDR4每条lane都有一个DMI的信号线。
g.DMI信号是双向的信号，和DQ信号一起被采样。
NOTE1：DMI的信号不需要关注，dram端已经关闭了DMI的接收。
NOTE2：DMI的输出被关闭了。
NOTE3：Masked写命令是不被允许的，因为DM功能被关闭了，这个命令是非法的。
NOTE4：写方向上使能了write dbi，那么。DMI的信号线被认为是DBI的信号，写入的数据反转一个byte。高电平有效。
NOTE5：读方向的DBI使能了，在输出的数据byte当中要是1的个数超过了四个，那么将数据反向，将DBI拉高。
NOTE6：不执行mask操作，在写的时候DMI信号拉低。
NOTE7： 需要一个明确的是masked write。DMI信号被当中DM信号，决定了哪个位需要被屏蔽。当信号为高有效。
NOTE8：LPDDR4 DRAM要求所有屏蔽写操作均具有明确的屏蔽写命令。 如果DQ [2：7]或DQ [10:15]上的“ 1”个数据位的总计数等于或大于5并且DMI信号为LOW，则LPDDR4器件将屏蔽DQ输入上接收的写数据。 否则，LPDDR4 DRAM不会执行屏蔽操作，并将其视为合法的DBI模式； DMI信号被视为DBI信号，并且DQ输入上接收的数据被写入阵列。
NOTE9：DMI作为training pattern，不会执行mask操作，也不会执行DBI操作。
NOTE10：DMI作为training pattern，dram会吐出WR FIFO的数据。
NOTE11：DMI作为training pattern，见RD DQ CAL。
NOTE12：DBI信号在MR当中可能使用也可能不使用。如果DBI使能但颗粒供应商不支持，那么DBI信号必须拉低。如果支持DMI拉高则数每条lane 1的个数，大于四反转。
当DM开启，DBI开启，若DMI拉低，只是简单的写。若DMI拉高，当[2:7]置1的个数大于五，那么将输入的数据[7:0]mask，否则翻转。
写方向只开DBI模式，那么不允许发送mask写，DMI线拉高则反转。