【VHDL设计—Modelsim仿真】弹出错误“Cannot create a project while a simulation is ···”

“Cannot create a project while a simulation is in progress. Use the "quit-sim" command to unload the design first”意思是：无法在进行模拟时创建项目。使用“quit-sim”命令首先退出仿真设计。说明我们的仿真进程还在进行着，我们要先退出仿真才能进行其他操作。

步骤如下：