前言

大三开始陆陆续续用FPGA写了一些代码。读研之后深感自己对FPGA各种内部特性了解不足，因此开始读英特尔官方的CYCCLONE IV handbook。写这篇文章记录一下自己的阅读记录。
主要参考材料除了Intel官方文档外，还有王江宏、蔡海宁等几位老师所写的《Intel FPGA/CPLD设计》系列。本人水平有限，如有错误欢迎指出。

反馈模式

Cyclone IV支持五种反馈模式，可以使PLL的输入时钟与特定的时钟信号相位对齐。这五种反馈模式分别是源同步模式（Source-Synchronous Mode），无补偿模式（No Compensation Mode），常规模式（Normal Mode），零延时缓冲模式（Zero Delay Buffer Mode）和固定延迟补偿模式（Deterministic Latency Compensation Mode）。
每一种模式都支持分频、倍频、相位和占空比的调整。另外，只有专用时钟引脚的输入作为PLL的输入，PLL才能对输出时钟做完全的补偿。在其他情况下，即便PLL输入是从全局时钟网络（GCLK Network）引入的，也无法做到完全补偿。

常规模式（Normal Mode）

PLL补偿时钟输入延时和GCLK传播延时，使得输入FPGA内部的寄存器时钟和输入PLL的参考时钟保持相位对齐。但是FPGA输出的时钟和PLL输入的时钟会有一定的相位差（这个相位差可以由timing analyzer得知）。

源同步模式（Source-Synchronous Mode）

在源同步模式下，一个从I/O输入至PLL的时钟和从I/O输入某个寄存器A的数据，他们在进入I/O的时刻有一个相位差φ，可以保证PLL输出到寄存器A的时钟和从I/O输入到寄存器A的数据的相位差仍然为φ。
输入的时钟与数据是中间对齐的情况时，采用源同步模式可以保证具有最大的数据采样窗口。
要注意：在使用源同步模式时，对于所有由“源同步模式PLL”控制的输入寄存器，需要在quartusII中将其寄存器延时链设置为0。另外，所有的输入引脚都必须设置为“PLL COMPENSATED login”模式。

无补偿模式（No Compensation Mode）

PLL对输出的时钟没有补偿，因为不用经过组合电路接入PLL中的PFD，因此输出时钟有最优的jitter。

零延时缓冲模式（Zero Delay Buffer Mode）

PLL补偿时钟输入延时和时钟输出延时，使得输入和输出时钟是相位对齐的，但不能保证上述两个时钟和输入FPGA内部寄存器时钟对齐。

确定性延迟补偿模式（Deterministic Latency Compensation Mode）

似乎是针对（CPRI）应用的反馈模式，可以补偿Tx dataout和TX clkout的不确定性延迟。不常用。