时序分析creat_clock约束命令

第一，在quartus ii软件中点击tools–timequest timing analyzer

第二，点击netlist–create timing netlist

最左边的input netlist有post-fit和post-map之分，post-fit更接近物理结果（有优化），post-map更接近原型（没有优化）。右边的delay model有slow-corner和fast-corner之分，slow指timequest分析很糟糕的情况，比如FPGA工作在环境很差的情况下的模型，fast指timequest分析FPGA工作在正常的环境下，更接近实际的一种情况。Zero IC delays会无视一些网标基本单位的延迟。
通常情况下，我们会选择post-fit和slow-corner组合，如果在这样的情况下，设计都满足时序要求，那么我们的设计会更可靠。其实任务窗口中的create_timing_netlist默认就是这种组合，所以我们点击这个选项就可以了。
第三，建立好网表之后，使用creat_clock命令，点击constraints–creat clock,这里对输入时钟进行约束，点击run

第四，生成sdc文件。点击constraints–write sdc file，点击OK

第五步，添加sdc文件。点击主菜单assignment–setting–timequest timing analyzer，进行sdc文件的添加。

第六步，双击任务菜单的report clock，就可以看到已经约束的时钟