485电路（组网/非组网） 上下拉匹配电阻选取
485电路是工业现场运用最普遍的信号传输线之一，因为差分信号的耦合作用以及共模抑制使其抗干扰能力非常强。然而485电路的应用总会出现一些棘手的问题，此类问题一般为匹配阻抗问题，下面就从485组网（以一个集中器抄32个为例）和1对1的通信做出上下拉阻抗的匹配。
典型的485电路路上图所示，U4为485芯片，芯片左侧一般为设备内部干扰较少，一般的单线传输就能够满足使用。关于光耦相关的上拉电阻可以参见我的另一篇文章（光耦 上下拉电阻选择），图上的TVS管和热敏都是对设备的外部接口进行保护，具体选型参照设备外部接口的相关标准（如误接市电等），这篇文章我们主要分析外部传输线的上下拉阻抗匹配的问题，也就是上下拉电阻R92、R93的阻值确定。
485电气特性：逻辑“1”以两线之间电压差＋2~6V表示；逻辑“0”以两线之间电压差-2~6V表示，-2V~+2V之间为不确定状态。最大传输距离按照标准9600bps时为1200米。
1对1情形：1对1的485通讯比较简单，选取的阻抗也是比较好确定，最容易犯的错误就是两个无极性的485芯片通讯不接上下拉电阻导致通讯失败，这是因为没有下拉电阻提供有效的状态“0”，传输信号电流没有明确的有效泄放路劲，导致信号上升时间很大，甚至无法回到初始状态，如图：
阅读MCU的485的1bit采样流程图：
1bit采样时间T，高电平保持时间至少为10/16T才能保证被采样，添加上拉电阻如果过大（AB口的电容效应，等效一阶RC，上升时间取3RC）就会导致信号传输时间延迟大MCU无法采集到状态信号，例如我们采取20K的上下拉电阻会得到以下波形（4800bps）：
4800bps下T=208us；2V以上约为100us≈1/2T<10/16T，外加485传输后端光耦处（最佳匹配情形下）的延迟约为10%左右，那么就无法采集到信号。根据上升时间RC充放电上升时间和最小采样时间，计算得临界阻值约为10K，为了留有一定的余量和尽量不增大功耗，选取5K左右。
组网情形：485网络内设备一般要求共地，也就是共大地，这样会增加传输的接地或者供电能力，有利于信号传输。电路如上所示，这按照32台设备组网，每个设备的AB口接收状态输入阻抗（查询485芯片的输入阻抗）约为12KΩ，一般485两线之间会匹配一个100Ω左右的电阻用于吸收末端的差分信号，抑制脉冲信号末端反射形成的干扰，乍一看功耗会很大，但是共地后分摊到每个设备的等效阻抗为3.2K。这样我计算一个设备驱动情形下的AB口等效阻抗为：60+80（计算得AB口外部等效阻抗80Ω）Ω=140Ω（上图的上拉电阻应该在热敏左侧，找的图懒得改（╯' - ')╯︵ ┻━┻ ）。具体上升时间也要根据通讯速率的T时间来确定，测个波形再算一算，什么临界阻值的计算同上1对1（懒癌又发作了(ಥ _ ಥ) ），20K行，25K也不是不行。
有空再补。(～﹃～)~zZ。