基本时序模型简介

快速时序模型：
eg.在基于CLK约束的端口A的快速时序模型中的建立时间SetupA=COMB1的延时（3x2输入与门的延时）+时序单元DFF1的建立时间。
CLKtoX = DFF1的CLK-Q延时+COMB2的延时（2x2输入与门的延时）+单元BUF1的延时
BtoY=COMB3的延时+单元BUF2的延时。
接口逻辑模型：用一种结构化的方法，将原始电路简化为只包含接口逻辑的一个小电路。
抽取时序模型：从一个模块的门级网表中抽取出模块的时序信息，可以隐藏单元的内部实现细节，有利于保护知识产权。
Stamp模型：过时了，不做介绍
Synopsys工艺库模型：基于标准单元的半定制设计中，综合工具将RTL级设计描述转换成门级网表，每个标准单元需要一个时序模型描述。目前大部分你、标准时序单元库时序信息均采用Synopsys标准建模语言进行描述。
目前常用的Synospsys工艺库模型主要分为以下三种。
1.线性延时模型(linear delay model)
2.非线性延时模型
3.复合电流源延时模型