2FPGA_Verilog 语法基础之时序控制

分类: 文章 • 2025-02-28 12:22:05

时序控制：
首先要有触发条件，触发条件只要有电平变化就会触发，通常情况下以时钟作为触发条件；一个时钟周期内有两次电平变化，通常以时钟的上升沿作为触发条件posedge sclk
如图为两个按键相与控制一个led的量灭，即两个按键全为高电平时led灯为高；按键至少有一个为低电平时，led为低电平，led跳变为时钟的上升沿触发。