组合逻辑 verilog描述

类型及verilog描述

可综合原则

1.门级逻辑
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2.选择器 比较器
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3.运算逻辑
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时序

组合逻辑 verilog描述

竞争冒险

组合逻辑必然存在,时延造成毛刺

解决

输出不接时钟和复位
模块输出寄存器输出

组合逻辑构成时序电路原则

组合逻辑环
不合理
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合理
组合逻辑 verilog描述

组合逻辑不能当时钟、复位,
寄存器也不适合当时钟、复位,