vivado_CLB介绍及拓展(第二天)

看了一些博文，但是还是建议直接读vivado文档ug474_7Series_CLB

这里作简要介绍，其实就跟原理图输入差不多，由各类门电路搭成系统，而这里可以直接配置成各类更上层的资源，比如下述，并以他们为基本单元。减少了开发繁琐。

目的：明确各类fpga芯片资源，在使用过程中可以有效考虑速度和面积的关系。电路优化后续会更新

1、首先了解电路知识。触发器、锁存器、多路选择器、进位链、ram等知识，建议从电路构成、输入输出等方面了解。

      触发器一般是边沿触发，一般是时许电路中。锁存器一般是信号跳变出发，多用在组合电路，主要有多路选择器，一般带使能位，使能选中即导通。进位链是低位函数和确定是否加一。译码器，将高位信息也通过二进制表示。编码器就是二进制信息转成其他位宽信息。

2、CLB，可配置逻辑单元，由sliceL和SliceM构成，SliceL主要负责运算，SLiceM主要负责缓存、存储。造成这个的差别就是SLiceL内部主要是查找表和寄存器，而SLiceM内部主要是因为有DRAM和移位寄存器。主要区别已画出

 

 

 

而slice主要由上述几个单元构成，在vivado里面其逻辑的基本单元是LUT，主要由各种门电路构成。所以LUT可以简单理解成带地址的门电路，输入什么，应该就能输出什么。正式因为LUT是基于SRAM工艺，可以根据上下电保存信息所以能够用于反复烧写，也是FPGA的主要特性之一。

而不同CLB的不同SLice构成不同的列。并拥有独立的快速进位链资源。

 

值得注意的是，xilinx的基本单元是查找表LUT，内部依照Slice图可以看出，以LUT为基本单位。Logic cell和6输入的LUt的比例关系是1.6：1。（一个SLICE有4个六输入的LUT）。

 

总结：vivado中的clb就是可编程配置，根据自身的硬件语言映射成逻辑电路。其中最小单元为LUT，而LUT里面又有输入输出和多路选择器等，映射成RAM，只要输入就有对应输出。通过如下关系就可以映射输出。