TESTBENCH中关于变量的定义
在编写testbench时，关于变量的定义常犯的错误就是将一个定义好的全局变量应用到了两个不同的alwaya模块中，如下面exmp1所示，那么由于这两个always块独立并行的工作机制，很可能会导致意想不到的后果。
exmp1：
实际上，在verilog中（编写testbench）时 如果在begin end 之间定义了always的块名，那么可以如examp2一样申明变量，这样两个always块的变量i就互不相关，也就不会产生不可预料的结果了。
exmp2：