VHDLのnumeric_std包集中使用乘法的注意项

近日看到一个VHDL Coding Style中提示说，使用numeric_std包集时，不要直接将unsigned/signed数据与natural/integer类型的数据相乘。

今天看了一下numeric_std的源码发现，如果直接直接将无符号数/有符号数与整数相乘的话，乘积很有可能会溢出。主要原因是由于，包集在实现整数与符号数相乘的时候，是先将整数转成了无符号数/有符号数，之后再进行的乘法运算，而整数转换后的位宽是与输入的符号数的位宽相一致的，这就可能导致在整数进行类型转换的过程中，出现数据溢出的情况。

这其实算不上bug，因为源码中对此进行了明确说明，主要是在使用的时候需要注意规避这一点，不要让符号数与整数直接相乘，可以手动进行位宽转换后再做运算。相应的源码如下图所示，