FPGA设计——图像处理(高斯滤波)
1. 概述
本设计采用FPGA技术，实现CMOS视频图像的高斯滤波，并通过以太网传输(UDP方式)给PC实时显示。
2. 硬件系统框图
CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：
硬件平台采用ETree的FPGA开发板，如下图所示：
3. 算法原理
均值滤波开的3×3矩阵加权系数为全1，而高斯滤波开的3×3矩阵加权系数是中间大两边小，如下图所示。
计算公式如下：其中C为高斯加权系数。
4. 算法实现
高斯加权系数为定点小数，这里需要乘以1024实现整数运算，最后得到加权累加和后再除以1024即可，这样高斯加权系数如下图所示。
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1
2
3
4
5
6
7
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always @(posedge cmos_pclk) if(cmos_vsync)
cmos_data_result <= 0;
else cmos_data_result <= (((taps0x*104+taps0x_r0*772)+taps0x_r1*104)+
((taps1x*772 + taps1x_r0*5707) +taps1x_r1*772))+
((taps2x*104 + taps2x_r0*772) + taps2x_r1*104); |
上面代码中的‘cmos_data_result’只是累加的结果，还需要求均值。在FPGA中实现移位操作实现除法比较好实现，所以需要将除数做一下处理，具体处理方法：将累加的和乘以1024再除以1024，这样可以先人为求的1024/9的值，然后和累加和相乘，最后除以1024得到最终的值。1024/9=113.777，取113=64+32+16+1，具体计算公式如下：
结果=累加和×(64+32+16+1)÷1024
5. 最终效果
下图为原始图片效果。
高斯滤波后的效果图如下，实现了完成了图像细节与噪声滤除之间的平衡。
本文转自 shugenyin 51CTO博客，原文链接:http://blog.51cto.com/shugenyin/1976970