您的位置: 首页 > 文章 > verliog and FPGA实验小记----------实验七：有限状态机设计 verliog and FPGA实验小记----------实验七：有限状态机设计 分类: 文章 • 2024-05-27 21:11:52 一.设计目的 设计并实现掌握检测连续接收“1111”的Moore型和Mealy型状态机设计。 （即当输入四个或四个以上的’'1"时，电路输出1，否则输出0） 二.实验原理 （1）有限状态机的结构框图（2）状态转移图 三.代码及截图 (1)Moore型状态机 I.代码II.TestBench (2)Mealy型状态机 I.代码II.TestBenchIII.波形截图
