关于简单的FSM

Question

下面是一个简单的Verilog实例有关与同步一d FF输出逻辑使

module d-ff-en_2seg 
(
input wire clk,reset, 
input wire en, 
input wire d, 
output reg q 
); 
    // signal declaration 
    IU reg r_reg, r_next; 
    // body 
    // D FF 
    always @(posedge clk, posedge reset) 
     if (reset) 
      r_reg <= 1'bO; 
     else 
      r_reg <= r_next; 
    // next-state logic 
    always @* 
     if (en) 
      r_next = d; 
     else 
      r_next = r_reg; 
    // output logic 
    always @* 
     q = r_reg; 
endmodule 

我的问题是，为什么我们在这里所需要的输出逻辑？我们可以忽略它吗？只需将r_reg定义为输出reg？

Answer 1

在Verilog的是完全合法的，共同使用的DFF为输出。

在VHDL中它是非法的，从输出信号来读取。 http://vhdl.renerta.com/mobile/source/vhd00051.htm

因此，在这种情况下，线 “r_next = r_reg;”如果您将此行转换为VHDL并且r_reg是输出，则可能是非法的。

为此，RTL编码希望成为双方一致的Verilog和VHDL将坚持所有输出一个单独的“输出逻辑”一节中指定的指导方针。如果你最终想用VHDL重写代码，这将有所帮助（一点点）。