IC设计中时钟偏斜对延时的影响

1. 什么是时钟偏斜

芯片实际工作中，时钟并不是同时到达各个时序元件，在到达时间上又某种不确定性，因而可能减少用于计算的时间。
如下图所示：图中加粗clk线表示时钟可能最迟到达的时间。斜阴影线(hashed line)表示由于时钟偏斜，时钟可能提早达到的时间范围。

2.时钟偏斜对延时的影响

在以触发器为基础的系统中对于最大延时约束，最坏情形发生在发送触发器接收的是最迟到达的时钟(上升沿)，而接收触发器接收到的是最早到达的下一个时钟(上升沿)。在这种情形中，时钟偏斜将作为时序开销从可以用于计算的时间中减去。对于最小延时约束，最坏情形发生在发送触发器接收到的是早到达的时钟(上升沿)，而接收触发器接收的是迟到达的时钟，在这种情形中，时钟偏斜实际上相当于增加了系统的保持时间。如上图所示：